Erste Server-Systeme für das 4. Quartal 2021 avisiert

Power10 kommt mit 7-nm-Strukturen

Gefertigt von Samsung mit 7-Nanometer-Strukturen und mit vielen Neuerungen bei Speicher- und I/O-Technologie, ist die kommende Generation der Power10-Prozessoren frühestens im 4. Quartal 2021 in ersten Serversystemen zu erwarten.

  • Anders als bei früheren Roadmaps fehlen zur künftigen Power11-Generation sämtliche Details. Nicht einmal mehr die Jahreszahl der Markteinführung wird erwähnt.

  • Ein Silizium-Wafer mit vielen Power10-Chips: Jeder dieser Chip bis zum 3-fachen der Performance und Energieeffizienz der vorherigen Generation und bis zum 20-fachen schnellerer KI-Inferenzierung.

  • Der Power10-Prozessor verspricht laut IBM drei Mal mehr Performance als Power9 – und das bei besserer Energieeffizienz.

Passten bei Power9, mit seinen 14-nm-Strukturen, noch 8 Mrd. Transistoren auf ein Singlechip-Modul, sind es beim Power10 nun 18 Mrd. Transistoren auf einer Chipfläche von nur noch 602 mm² statt wie bei Power9 693,37 mm² Fläche. Pro Prozessorfassung (Socket) lassen sich bis zu 4 Terabyte RAM konfigurieren. In ein Socket passen Module mit einem Chip oder mit zwei Dies (Dual-Chip-Module). Jeder Chip beherbergt bis zu 15 Kerne mit Achtfach-Multithreading (SMT8) oder 30 SMT4-Kerne. Somit sind bis zu 60 Kerne und 240 Threads in einem DCM möglich. Tatsächlich sind sogar 16 Cores auf einem Chips vorhanden; einer ist allerdings „Reserve“, um die für die Wirtschaftlichkeit des Fertigungsprozesses entscheidende Ausbeute funktionierender Chips („Yield“) zu verbessern.

Offensichtlich hat IBM für das Design von Power10 nicht mehr an 10 nm festgehalten – und hat sich direkt auf 7 nm vorgewagt, das in älteren Roadmaps erst für Power11 avisiert wurde. Noch aber wird der künftige Power10-Prozessor, der den seit 2017 ausgelieferten Power9 ablösen soll, nicht in Mengen gefertigt. Er ist aber bereits in einem Entwicklungsstadium, dass die beiden IBM-Ingenieure William Starke and Brian W Thompto heute auf der Konferenz Hot Chips 2020 die Details seiner Architektur und Performance vorstellen konnten. Die Hot Chips findet jedes Jahr im August statt, im vergangenen Jahr mit einer Rekordteilnehmerzahl von rund 1.200 Menschen im Memorial Auditorium der Stanford University. Corona-bedingt hat die Konferenz diesmal aber ein ganz anderes Format; drei Tage lang (16. bis 18. August) streamen die führenden Chiphersteller ihre neuesten Prozessorinnovationen.

Zu diesen Herstellern gehört auch die IBM, die nicht nur Neuerungen beim Mainframe-Prozessor z15 vorstellt, sondern auch den ursprünglich schon dieses Jahr erwarteten Power10-Prozessor. Allerdings gab es bei der Umsetzung der Planung einige Komplikationen. So wurde zum Beispiel im Jahr 2018 die Fertigung vom bisherigen Chiplieferanten Globalfoundries, der ja erst 2014 die IBM-Chipfabriken erworben hatte, an den langjährigen Partner Samsung übertragen. Der Fertigungsprozess mit 7 nm kleinen Strukturen ist komplizierter als allgemein erwartet; auch Intel weiß ein Lied davon zu singen. Und lasst not least liefert die aktuelle Prozessorgeneration eine Rechenpower, die für die meisten Kunden auf Sicht absolut ausreichend ist. Nur bei High Performance Computing und bestimmten KI/Analytics-Anwendungen würde man sich mehr Power wünschen.

Verkleinerung der Chip-Strukturen auf 7 nm

Anders als Intel produziert Samsung die Prozessor-Chips künftig mit der sogenannten „Extrem-Ultraviolett-Lithographie“. EUV ist eine Lichtmuster erzeugende Technologie, die Knoten mit einer Breite von weniger als 10 Nanometern Größe erzeugen kann, was die Produktion von Halbleitern in kleinen Transistorgrößen präziser und effizienter macht. Samsung ist neben der Taiwan Semiconductor Manufacturing Company (TSMC) aktuell das einzige Unternehmen, das Chips auf der Grundlage der EUV-Technologie herstellen kann. TSMC produziert 7-nm-Prozessoren für AMD und Nvidia.

Zu den wichtigsten Verbesserungen der Prozessor-Architektur neben der Verkleinerung der Chip-Strukturen zählen das Speicher-Interface Poweraxon sowie Sicherheitsfunktionen auf dem Chip. Dazu gesellt sich das Open Memory Interface (OMI) als Schnittstelle zum traditionellen Hauptspeicher mit künftigen DDR5- und heutigen DDR4-Modulen; bis zu 16 DDR-Ports pro Prozessorsockel sind möglich – mit 410 GByte/s Bandbreite pro Prozessorsockel in der Spitze. Außerdem kann OMI segmentiert werden, was zum Beispiel eine besonders schnelle Anbindung (mit z.B. 800 GByte/s) von besonders schnellen DIMMs mit geringer Kapazität als „Speicherturbo“ erlaubt. Maximal kann ein einzelnes Power-System 2 Petabyte physischen Hauptspeicher ansprechen – falls der bezahlbar wäre und überhaupt in den Server passt.

Dazu kommen neue Funktionen wie transparente RAM-Verschlüsselung („Transparent Memory Encryption“, TME), die Daten in nichtflüchtigen Speichermodulen („Storage-Class Memory, SCM) schützt, sowie die bessere Abschottung von logischen Partitionen (LPAR) und Containern.

Den IBM-Angaben zufolge wurde der neue Prozessor für Hybrid-Cloud-Computing in Unternehmen entwickelt – mit einem auf Energieeffizienz und Performance ausgerichteten Design. Allein durch den 7-nm-Formfaktor wird wird gegenüber Powerr9 eine deutliche Verbesserung (bis zum Faktor 3) der Energieeffizienz, Auslastungskapazität und Containerdichte des Prozessors erwartet. Die 3-fache Performance basiert auf Benchmarks von Integer-, Enterprise- und Floating-Point-Umgebungen auf einem Power10-Dual-Socket-Server mit 2x30-Kern-Modulen im Vergleich zu einem Power9-Dual-Socket-Server mit 2x12-Kern-Modulen; beide Module haben das gleiche Energieniveau. Zu den weiteren Verbesserungen zählen:

  • Unterstützung von Multi-Petabyte-Speicher-Clustern mit einer neuen Technologie namens „Memory Inception“, die entwickelt wurde, um die Kapazität und Wirtschaftlichkeit für speicherintensive Arbeitslasten von Softwarehäusern wie SAP oder SAS Institute sowie für große Modelle beim KI-Inferencing zu verbessern.

  • Neue Hardware-Features erhöhen die Sicherheit, etwa die transparente Speicherverschlüsselung zur Unterstützung von End-to-End-Sicherheit. Power10 erlaubt die vierfache Anzahl von AES-Verschlüsselungs-Engines pro Kern im Vergleich zu Power9 und soll auf zukünftige kryptographische Standards vorbereitet sein, wie z.N. quantensichere Kryptographie und vollständig homomorphe Verschlüsselung. Power10 bringt auch neue Verbesserungen der Containersicherheit.

  • Eingebettete Matrix-Mathematik-Beschleuniger, mit denen Powe10 im Vergleich zu Power9 bis zu 10x, 15x und 20x schnellere KI-Inferenz für FP32-, BFloat16- und INT8-Berechnungen pro Socket liefern soll.

Hardware für die Hybrid-Cloud

Um neuen Sicherheitsüberlegungen im Zusammenhang mit der höheren Containerdichte Rechnung zu tragen, wurde Power10 nicht nur wie erwähnt die Zahl der AES-Engines erhöht, sondern es wurden darüber hinaus neue, Firmware-basierte Funktionen zum Schutz und zur Isolierung von Containern eingebaut. Sollte ein Container kompromittiert werden, ist der neue Prozessor damit in der Lage zu verhindern, dass andere Container in derselben virtuellen Maschine (VM) davon betroffen sind.

Um Kunden besser in die Lage zu versetzen, sich proaktiv und in Echtzeit gegen bestimmte neue Anwendungsschwachstellen zu schützen, wurde Power10 so konzipiert, dass die Benutzer eine dynamische Ausführungsregisterkontrolle erhalten, d. h. sie können Anwendungen entwerfen, die bei minimalen Leistungsverlusten widerstandsfähiger gegen Angriffe sind.

Multi-Petabyte-Speicher-Clustering

Der Prozessor bietet außerdem die Möglichkeit, physischen Speicher in einer Vielzahl von Konfigurationen zusammenzufassen oder zu clustern. Dank einer neuen Technologie namens „Memory Inception“ Power10-Systeme in einem Cluster auf den Speicher des jeweils anderen zugreifen und diesen gemeinsam nutzen kann, was Speichercluster mit Multi-Petabyte-Größe ermöglicht.

Cloud-Anbieter können so mehr Speicherkapazität mit weniger Servern anbieten, während Cloud-Benutzer weniger Ressourcen für ihre IT-Anforderungen mieten müssen. Denn die Memory Inception fügt nur einen kleinen Overhead von 50 bis 100 Nanosekunden hinzu, falls die Verkabelung nur über geringe Abstände erfolgt.

Übrigens: Das deutsche IBM Forschungs- und Entwicklungszentrum bei Stuttgart spielte bei der Entwicklung des Prozessors eine wesentliche Rolle: Dazu gehörte die Gesamtverantwortung für die Prozessorverifikation und -validierung sowie der Logikentwurf verschiedener Bereiche, beispielsweise für die Speicherverschlüsselung. Das Team war auch für den physikalischen Entwurf der Schaltungseinheiten und Arrays verantwortlich.

Bildquelle: IBM

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